[2023년 신규상장 IPO] 퀄리타스반도체(QUALITAS SEMICONDUCTOR CO., LTD.)

2023년 신규상장 IPO기업 퀄리타스반도체 주식회사에 대해 알아보자.

 

반도체 제조업 - 퀄리타스반도체 -

퀄리타스반도체는 초고속 인터커넥트 기술 중 초고속 인터커넥트 반도체 설계 기술과 초미세 반도체 공정 설계 및 검증 기술을 바탕으로 초고속 인터페이스 IP 라이센싱 및 Design Service 사업을 영위하고 있습니다.

1. 예비심사청구 및 회사개요

1) 예비심사청구 개요

    ▶ 심사청구일 : 2023.05.03.

    ▶ 상장(예정) 주식수 : 10,193,520 주

    ▶ 공모(예정) 주식수 : 1,800,000 주

    ▶ 상장주선인 : 한국투자증권㈜

2) 회사 개요

회사명	[코스닥] 퀄리타스반도체	회사영문명	QUALITAS SEMICONDUCTOR CO., LTD.
설립일	2017. 02. 01.	국적	대한민국
대표이사	김두호	대표전화
종업원수	- 명	홈페이지	https://www.q-semi.com/kor/
업종	반도체 제조업	기업구분	이노비즈&벤처
주요제품	초고속 통신용 반도체 IP
본점소재지	경기도 성남시 분당구 성남대로331번길 8, 609호
결산월	12월	주당액면가	500 원
매출액(수익)	10,789 (백만원)	법인세차감전계속사업이익	-2,396 (백만원)
순이익	-2,281 (백만원)	자기자본	-3,984 (백만원)
최대주주	김두호	최대주주 지분율	32 %

 

2. 공모 일정 및 내용

1) 공모개요

공모개요

• 모집(매출)가액, 모집(매출)총액, 인수금액 및 인수대가는 대표주관회사와 발행회사인 ㈜퀄리타스반도체가 협의하여 제시하는 희망공모가액인 13,000원~ 15,000원 중 최저가액인 13,000원 기준입니다.
• 일반 / 기관 청약자 청약일: 2023년 10월 18일 ~ 10월 19일(2일간)

2) 공모방법

<일반공모>

일반공모

<청약대상자 유형별 공모대상 주식수>

청약대상자 유형별 공모대상 주식수

3) 수요예측 공고 및 수요예측 실시

구분	내용
공고 일시	2023년 10월 06일(금)
기업 IR	2023년 10월 06일(금)
수요예측 일시	2023년 10월 06일(금) ~ 10월 13일(금)
공모가액 확정공고	2023년 10월 17일(화)

• 수요예측 안내공고는 2023년 10월 06일(금)에 대표주관회사인 한국투자증권㈜의 홈페이지(http://securities.koreainvestment.com)에 게시함으로써 개별통지에 갈음합니다.
• 수요예측 마감시각은 한국시간 기준 2023년 10월 13일(금) 17:00임을 유의하시기 바랍니다. 수요예측 마감시각 이후에는 수요예측 참여, 정정 및 취소가 불가능하오니 접수 마감시간을 엄수해주시기 바랍니다.

4) 보유지분의 상장 후 의무보유 기간 연장(보호예수)

상장 이후 유통물량 출회에 따른 위험공모주식 등을 포함한 상장예정주식수 10,193,520주 중 26.28%(우선주 전환 후 24.79%)에 해당하는 2,679,046주는 상장 직후 유통가능 물량입니다. 유통가능물량의 경우 상장 직후 시장에 바로 출회 가능하여 주가 하락요인으로 작용할 수 있습니다. 최대주주 등 의무보유 대상자의 의무보유기간, 우리사주조합의 의무예탁기간이 종료되는 경우 추가적인 물량출회로 인하여 주식가격이 하락할 수 있습니다. 

퀄리타스반도체 상장 이후 유통가능 및 의무보유 보호예수 물량

금번 공모예정주식을 포함한 퀄리타스반도체의 상장예상주식수 10,193,520주 중 최대주주인 김두호 대표이사가 보유한 2,909,760주(상장예정주식수 기준 지분율 28.55%, 우선주 전환 후 기준 지분율 26.92%)의 의무보유 기간은 「코스닥시장 상장규정」 제26조 제1항 제1호에 따르면 상장일로부터 1년이나, 상장 이후 안정적인 경영 및 투자자보호 조치 차원에서 「코스닥시장 상장규정」 제26조 제1항 제6호에 의거하여 의무보유기간을 2년 추가하여 상장일로부터 3년간 한국예탁결제원에 의무보유합니다.

김두호 대표이사 외 퀄리타스반도체의 임원이 보유한 2,210,880주(상장예정주식수 기준 지분율 21.69%, 우선주 전환 후 기준 지분율 20.46%)의 의무보유 기간은 「코스닥시장 상장규정」제26조 제1항 제1호에 따르면 상장일로부터 1년이나, 상장 이후 안정적인 경영 및 투자자보호 조치 차원에서 「코스닥시장 상장규정」 제26조 제1항 제6호에 의거하여 의무보유기간을 1년 추가하여 상장일로부터 2년간 한국예탁결제원에 의무보유합니다.

전문투자자인 한국투자증권(주)는 「코스닥시장 상장규정」 제26조 제1항 제4호에 따라 1개월 의무보유하여야 하나, 투자자 보호 관점에서 일부 주식에 대하여 기간을 연장하여 3개월 의무보유합니다. 벤처금융인 케이비-브릿지폴 벤처투자조합과 케이클라비스 마인 YY 투자조합 제1호는 「코스닥시장 상장규정」 제26조 제1항 제4호에 따라 보유 주식을 1개월 의무보유하여야 합니다.

다만, 케이비-브릿지폴 벤처투자조합의 경우 의무보유하여야 하는 물량 외에 투자자 보호 관점에서 86,674주를 추가로 의무보유합니다. 그 외 벤처금융 및 전문투자자, 지분율 1% 이상 주주를 비롯한 투자자 보유 주식 중 1,235,416주(상장예정주식수 기준 지분율 12.12%, 우선주 전환 후 기준 지분율 11.43%)는 투자자 보호 및 주가 안정성을 제고하기 위해 「코스닥시장 상장규정」 제26조1항제7호에 의거하여 자발적으로 1개월/3개월/6개월/1년간 의무보유합니다. 또한, 상장주선인 한국투자증권(주)는 「코스닥시장 상장규정」 제13조제5항제1호 나목에 의거 공모주식의 3%에 해당하는 의무인수분 54,000주(10억원을 초과하는 경우 10억원에 해당하는 물량)를 인수하여 상장 후 3개월간 의무보유합니다.

또한, 금번 공모 시 우선배정하는 우리사주조합에 배정된 230,400주(상장예정주식수 기준 지분율 2.26%, 우선주 전환 후 기준 지분율 2.13%)는 상장 이후 한국증권금융에 예탁하여야 하며, 일부 예외사항을 제외하고 예탁일로부터 1년이 경과하기 이전까지 처분할 수 없습니다. 단, 우리사주조합에 배정된 주식수는 청약 결과에 따라 변경될 수 있습니다.

 

3. 회사의 주요 연혁

일시	세부내용
2017. 02	유한책임회사 퀄리타스반도체 설립 (대표이사 김두호, 이사 최광천)
2017. 11	기업부설연구소 설립 (한국산업기술진흥협회)
2018. 04	벤처기업 인증
2018. 05	주식회사로 조직변경
2019. 12	SBA 채용지원사업 스타트업 부문 우수상 수상
2020. 11	Series-A 투자유치 (10억원)
2021. 03	기술혁신형 중소기업 (Inno-Biz)인증
2021. 03	Series-A 투자유치 (10억원)
2021. 09	본점소재지 이전(서울특별시 광진구에서 경기도 성남시 분당구로 이전)
2021. 09	Series-A Bridge 투자유치 (20억원)
2022. 02	Pre-IPO 투자유치 (70억원)
2022. 05	신용보증기금 퍼스트펭귄형 창업기업 선정
2022. 12	신용보증기금 Pre-ICON 선정
2022. 12	벤처창업, 진흥 유공 포상(대통령 표창)
2023. 03	기술평가 특례 상장을 위한 기술평가 AA/A 등급 수령
2023. 04	신용보증기금 혁신ICON 선정
2023. 08	본점소재지 이전(경기도 성남시 킨스타워 405호에서 609호로 이전)

 

4. 주주에 관한 사항 (기준일 : 23.08.16)

1) 최대주주 및 그 특수관계인의 주식소유 현황

최대주주 및 그 특수관계인의 주식소유 현황

2) 5% 이상 주주의 주식소유현황

5% 이상 주주의 주식소유현황

3) 소액주주현황

소액주주현황

 

5. 사업의 내용

1) 사업을 이해하는데 필요한 용어

용어	내용(기술정의)
IP (Intellectual Property)	SoC를 구성하는 단위 기능 블럭을 사전 설계, 검증하여 패키지화 한 것이며 반도체 설계자산을 의미합니다. SoC설계시 해당 블럭을 처음부터 다시 설계할 필요 없이 이미 만들어진 IP를 활용할 수 있게 됨으로 설계 기간, 비용을 단축할 수있습니다.
SoC (System On Chip)	여러가지 반도체 IP들로 구성되는 System을 하나의 Chip에 구현된 기술 및 제품(반도체)을 의미합니다.
인터커넥트 (Interconnect)	반도체 생태계에서의 인터커넥트는 전송 표준보다는 좀 더 구체화된 회로, 채널, IP 등을 지칭합니다.
인터페이스 (Interface)	반도체 생태계에서의 인터페이스는 보통 회로 자체보다는 인터페이스 표준, 혹은 좀 더 추상화된 의미의 인터커넥트를 의미합니다.
SERDES	SERDES(Serializer/Deserializer)는 고속 직렬 통신을 위한 직렬화 및 역직렬화를 수행하는 집적 회로(IC)이다. SERDES는 병렬 데이터를 직렬 데이터로 변환하여 전송하고, 받는 쪽에서는 직렬 데이터를 다시 병렬 데이터로 변환하는 기능을 수행합니다. 이렇게 함으로써, 데이터 전송 시에 발생하는 전력 소모와 신호 왜곡을 줄이고, 전송 속도를 높일 수 있습니다.
시스템반도체	Data를 저장하는 메모리 반도체와 달리 연산/제어 등의 정보처리 기능을 가지고 있습니다. 비메모리 반도체, System LSI(Large Scale Integration, 대규모집적회로) 반도체라고도 합니다.
Multi-level Signaling SERDES	채널의 대역폭 제한을 극복하기 위한 기술 중 하나. 채널의 대역 제한은 신호가 움직이는 속도를 제한하는 요소인데, 신호의 움직이는 속도는 동일하게 하면서도 (동일한 대역=Bandwidth) 신호가 여러가지 레벨을 표현하게 하므로써 더 많은 정보를 전송할 수 있습니다.
CXL (Compute Express Link)	CXL은 고속, 낮은 지연 시간, 고대역폭을 가진 새로운 오픈 표준 인터페이스로, 2019년에 인텔이 주도하여 개발되었습니다. CXL은 주로 CPU와 가속기(예: GPU, FPGA, AI 가속기) 간의 통신을 개선하고, 메모리 및 I/O 자원을 공유하며, 시스템 성능과 확장성을 향상시키는 데 초점을 맞추고 있습니다.
UCIe (Universal Chiplet Interconnect Express)	UCIe는 하이브리드 칩 시스템을 위한 고속 및 고효율 인터페이스입니다. 이 인터페이스는 칩렛(chiplet) 기반 시스템에서 각 칩렛 간의 통신을 가능하게 합니다. 칩렛은 실리콘에서 독립적으로 제작된 작은 반도체 칩으로, 서로 다른 기능을 가진 칩들을 결합하여 하나의 시스템을 구성할 수 있습니다.
PHY	통신 시스템의 계층형태를 기술하는 OSI-7 layer의 정의상 가장 아래 위치하는 LAYER이며, 실제 물리적 채널을 통해 신호를 송신, 수신하는 기능을 하는 계층
Hardmacro IP	반도체 설계 및 제조 과정에서 이미 구현되고 검증된 물리적인 레이아웃을 가진 칩의 기능 블록을 지칭합니다.
Softmacro IP	소프트매크로는 주로 코드나 gate level netlist의 형태로 제공되며, SoC에 사용하기 위해서는 SoC제조에 사용되는 반도체 공정의 특성에 맞도록 합성, 배치 배선 등의 작업을 진행하여야 합니다.
eDP (Embedded DisplayPort)	DisplayPort표준을 활용하여 인터패널인터페이스 (SoC - TCON 사이의 인터페이스)로 변경한 표준. 보통은 태블릿, 랩탑등에 많이 사용되고 있습니다.
DSP (Digital Signal Processor)	DSP는 디지털 신호 처리를 목적으로 설계된 특수한 종류의 마이크로프로세서입니다. DSP는 주로 오디오, 비디오, 이미지 및 음성 신호와 같은 아날로그 신호를 처리하는 데 사용됩니다.
FinFET	기존 플라나 (Planar 공정, 2D) 공정이 가지고 있는 트랜지스터의 성능한계를 극복하기 위해, MOSFET의 gate를 평면이 아닌 입체로 만들고  (FIN) gate의 한쪽면이 아닌 세면에 전압을 가할 수 있도록 하여 동작속도를 높이고 누설전류를 줄인 공정기술을 뜻합니다.
Die-to-die 인터커넥트	칩렛에서 사용되는 인터페이스 기술로, 초고속, 저전력, 고밀도 인터커넥트 구현을 중심으로 제정된 표준임. 기존 서데스보다 훨씬 짦은 거리의 전송을 목표로 하므로 훨씬 간단한 구조로 구현이 가능하나, 서데스보다 낮은 전력, 높은 밀도로 구현하는 기술이 필요합니다. 칩렛인터페이스와 같은 의미입니다.
MPW (Multi-Project Wafer)	하나의 웨이퍼에 여러 고객사의 반도체 시제품을 제작하기 위한 서비스로 시제품 제작 비용을 최소화하고, 시제품 제작을 통한 제품의 실제 검증을 위해서 파운드리별로 제공하고 있는 개발 전용 프로그램을 의미합니다
칩렛 (Chiplet)	SoC의 기능 일부를 여러개의 Die에 나누어 구현한 것으로서 통상 하나의 패키지 내부에 집적되어 단일 Die로 구현되는 SoC보다 실제적으로 높은 집적도를 가지게 하는 기술입니다.
IP 라이센싱	반도체 IP(Intellectual Property) 라이센싱은 반도체 설계 및 제조 과정에서 특정 기술, 회로 설계, 또는 기능적인 블록에 대한 지적 재산권을 타 회사에 라이센스 형태로 제공하는 것을 의미합니다.
IP Design Service	IP(Intellectual Property) Design Service는 반도체 회사들이 특정 기능을 수행하는 IP 블록을 설계하거나, 이미 개발된 IP 블록을 적용 및 수정하는 서비스를 제공하는 것을 의미합니다.
ASIC (Application-Specific Integrated Circuit)	특정 응용 분야 및 기기의 특수한 기능 하나하나에 맞춰 만들어진 집적회로.
MIPI (Mobile Industry Processor Interface)	2003년 ARM, 노키아, ST, TI는 MIPI(Mobile Industry Processor Interface) Alliance를 발족하고, 이와 같은 모바일 분야의 인터커넥트와 부품의 표준화를 통해, 모바일 기기 제조의 복잡성을 낮추고 유연성 및 호환성을 높이는 등 모바일 장치의혁신을 도모하게 되었습니다. MIPI 규격은 모뎀, AP, 카메라, 디스플레이, 오디오, 스토리지, 안테나, 튜너 등 모바일 기기에 탑재되는 모든 반도체 부품 간의 초고속 인터커넥트를 대상으로 하며, 오늘날 거의 모든 모바일 기기에 적용되고 있습니다.
CSI (Camera Serial Interface)	기기 내부에서 카메라를 위한 이미지 센서와 모바일 AP 간의 인터페이스를 규정하는 MIPI 컨트롤러 표준 규격으로, 2021년 4.0 버전까지 판올림되면서 꾸준히 카메라 인터페이스 표준의 주류로 자리잡고 있습니다.
PCIe (Peripheral Component Interconnect Express)	컴퓨터의 주변장치, 즉 저장장치, 그래픽 카드 등을 연결하기 위해 개발된 고속 직렬인터페이스 표준을 뜻합니다.
T-Con (Timing Controller)	eDP, VbyOne등의 고속 비디오 전송 신호를 입력으로 하여, 여기에 적절한 영상 처리를 한 후, 평면 디스플레이 장치의 패널을 구동하는 다수의 드라이버 아이씨에 영상신호를 나누의 전송하는 역할을 수행합니다.
Intra-Panel 인터페이스	TCON IC에서 패널을 구동하는 DDI로 영상 신호를 전송하기 위한 인터페이스를 의미합니다.
DDI (Display Driver IC)	디스플레이 구동칩
Optical Front-end	광신호를 전기신호로, 전기신호를 광신호로 변경하는 역할을 하는 회로를 포함합니다.
Module	모듈(module)은 일반적으로 큰 시스템 내에서 독립적으로 작동하고 특정 기능을 수행하는 하위 시스템을 나타냅니다.
DisplayPort	DisplayPort는 디지털 디스플레이 인터페이스 표준으로, HDMI와 마찬가지로 오디오 및 비디오 데이터를 전송합니다. 주로 컴퓨터, 모니터, 그래픽 카드, 프로젝터 등에서 사용되며, VESA(Video Electronics Standards Association)에 의해 개발되었습니다.
이더넷 Ethernet	이더넷(Ethernet)은 컴퓨터 네트워킹의 가장 널리 사용되는 기술 중 하나로, LAN(Local Area Network)을 구축할 때 일반적으로 사용됩니다.
디스플레이 칩셋	디스플레이 칩셋(display chipset)은 컴퓨터, 스마트폰, 태블릿 등의 전자 기기에 사용되는 그래픽 처리 장치를 뜻합니다.
PAM4 (Pulse Amplitude Modulation with 4 levels)	PAM4(Pulse Amplitude Modulation with 4 levels)은 고속 데이터 통신에서 사용되는 신호 변조 기술입니다.  기존 NRZ는 0과 1의 두 가지 신호레벨로 정보를 표현하는데 반해, PAM 변조는 여러개의 신호레벨을 사용하여 정보를 표현함. PAM4는 4개의 신호레벨을 사용한다는 의미로, NRZ대비 같은 속도의 신호에서 (같은 대역의 신호에서) 2배 많은 양의 정보를 전송하는 것이 가능합니다.
NRE 비용 (Non-Recurring Engineering Cost)	NRE 비용은 고정된 원가로, 제품이나 시스템을 개발하고 생산하기 위해 한 번만 발생하는 엔지니어링 및 디자인 비용을 의미합니다.

2) 사업의 개요

초고속 인터커넥트(Interconnect) 기술은 둘 이상의 개체가 방대한 데이터를 전달하는 상호연결을 구현하기 위한 것으로, 첨단 ICT 기술의 확산과 더불어 폭증하는 데이터 트래픽(Data Traffic)에 따라 그 중요성이 지속적으로 부각되고 있습니다. 인터커넥트, 즉 “상호연결”은 둘 이상의 전자 장치 또는 네트워크 간의 물리적 혹은 논리적 연결 및 연결을 설정하는 행위를 의미하며, 이를 통해 전자기기들은 서로의 데이터를 공유하고 긴밀하게 연동되어 동작할 수 있습니다.

일반적으로 인터커넥트 중에서도 수백Mb/s 이상의 전송속도를 가지는 것을 초고속 인터커넥트로 분류할 수 있으며, 광대역 인터넷을 비롯하여, USB, HDMI와 같은 일반적인 기기 간 연결, 더 좁게는 모바일 및 디스플레이 기기 내부의 통신에도 적용되고 있습니다. 초고속 인터커넥트를 위한 반도체 회로를 초고속 인터페이스(High-speed Interface, HSI) 회로라고 부르며, 반도체 IP 시장에서는 주로 초고속 인터페이스 IP 혹은 SERDES IP라는 카테고리로 시장을 형성하고 있습니다.

퀄리타스반도체는 초고속 인터커넥트 기술 중 초고속 인터커넥트 반도체 설계 기술과 초미세 반도체 공정 설계 및 검증 기술을 바탕으로 초고속 인터페이스 IP 라이센싱 및 Design Service 사업을 영위하고 있습니다. 4차 산업혁명의 대표적인 분야인 인공지능, 모바일, 자율주행, 디스플레이 등 다양한 ICT 기술이 출현하여 시스템 반도체 산업에서 초고속 인터커넥트 기술이 부각되고 있는 상황에서 향후 시장이 크게 개화될 것으로 판단하고 있으며 초고속 인터커넥트에 집중하여 사업을 전개하고 있습니다. 또한 퀄리타스반도체는 초미세 반도체 공정인 FinFET 공정에 설계 및 검증 기술을 보유하고 있어, 최첨단 반도체 공정에서의 개발 및 양산이력을 확보하여, 이후 GAAFET 등 계속하여 최첨단 반도체 공정에서 사업을 전개하고자 하고 있습니다.

반도체 IP(Intellectual Property, 지적재산권)는 SoC(System On Chip), ASIC(Application Specific Integrated Circuit), ASSP(Application Specific Standard Product)와 같은 반도체 IC 제품의 일부로 포함되는 부분회로에 대한 지적재산권을 의미하며,설계도면, 사용설명서, 동작특성 검증결과 등 사용에 필요한 모든 정보를 포함합니다. IP 라이센싱 사업은 SoC 등을 설계하는 고객사에게 인터페이스 IP를 제공하는 사업으로, 고객사의 수요에 따른 인터페이스 부분회로를 설계하여 설계도면, 사용설명서,동작특성 검증결과 등을 포함한 지적재산권을 부여하고 대가를 받는 사업입니다.

고객사는 퀄리타스반도체가 개발한 인터페이스 IP를 사용함에 따라 직접 인터페이스 IP를 개발할 필요 없이, 고객사가 설계하고 있는 SoC 등에 검증 완료된 IP를 사용함으로써 자체적으로 IP를 개발하는데 필요한 인력과 비용, 개발기간을 절감할 수 있습니다.

퀄리타스반도체는 반도체 IP 중 인터페이스 IP인 MIPI(Mobile Industry Processor Interface) IP, Display Chipset IP, PCIe(Peripheral Component Interconnect Express) IP, Multi-level Signaling SERDES IP 등을 다루고 있습니다. 파운드리를 이용하는 SoC 개발사 및 디자인하우스 등을 대상으로 IP 라이센싱 사업을 수행하고 있으며, 2020년부터 지속적으로 다수의 IP를 양산함에 따라 안정적인 사업을 영위하고 있습니다.

 

6. 주요 제품 및 서비스

초고속 인터커넥트(Interconnect) 기술은 둘 이상의 개체가 방대한 데이터를 전달하는 상호연결을 구현하기 위한 것으로, 첨단ICT 기술의 확산과 더불어 폭증하는 데이터 트래픽(Data Traffic)에 따라 그 중요성이 지속적으로 부각되고 있습니다. 초고속 인터커넥트 기술이 연결하는 거리에 따라 동작하는 환경과 요구하는 특성이 달라지기 때문에, 이를 규정하는 다양한 규격이 배포되었으며, 응용분야에서 요구하는 전송속도의 상향에 맞추어 주기적으로 규격의 업데이트가 이루어지고 있습니다.

초고속 인터커넥트 응용 분야

퀄리타스반도체가 보유한 초고속 인터커넥트의 핵심기술인 서데스(SERDES) 기술은 SoC 내부의 저속 병렬 데이터를 직렬화 하여 하나의 채널에서 초고속으로 전송하는 기술로 USB, HDMI, Displayport, MIPI, PCIe, Ethernet 등 대부분의 규격에 적용되고 있는 기술로 현재 대부분의 초고속 인터커넥트에 사용되고 있습니다.

SERDES 회로 개념도

퀄리타스반도체에서는 서데스(SERDES) 회로 설계 기술을 기반으로 설립하여, 초고속 인터커넥트를 위한 초고속 인터페이스 IP 제품을 중심으로 사업을 영위하고 있으며, Box-to-box, On-board, Die-to-die와 같은 단거리 응용분야를 중심으로 초고속 인터커넥트 토털 솔루션을 제공할 계획입니다.

1) 주요 제품 등의 매출 현황

주요 제품 등의 매출 현황

2) 주요 제품 설명

구분	IP	제품설명
초고속 인터페이스 IP 라이센싱	MIPI IP	- MIPI Alliance에서 제정한 대표적인 인터페이스 규격으로 모바일 AP와 카메라를 연결하는 카메라 CSI, 그리고 모바일 AP와 디스플레이 기기를 연결하는 DSI, 그리고, 두 가지 인터페이스에서 실제로 전송을 수행하는 D-PHY와 C-PHY를 들 수 있습니다. - 퀄리타스반도체는 MIPI IP에 대한 전문성과 설계 및 검증 경험을 바탕으로, 다양한 초미세 FinFET 반도체 공정에 풍부한 양산 이력을 가진 다수 MIPI IP를 확보하고 있으며, 이 IP들을 파운드리를 이용하는 고객, 즉 SoC 개발업체에 라이센싱하고 있습니다.
	PCIe IP	- PCIe(Peripheral Component Interconnect Express) 규격은 PC와 주변 기기와의 연결을 위한 직렬 인터커넥트 기술로, 향후 CXL, UCIe 등과 같은 규격에서 PCIe 규격의 PHY 또는 컨트롤러 규격을 그대로 채용하는 등 적용 영역이 점차 넓어질 전망입니다. -PCIe PHY IP는 Hardmacro IP로, 공정 특성에 절대적인 영향을 받으므로 각 공정 노드에 독립된 PHY IP를 별도로 개발하여야 하며, 퀄리타스반도체는 cnm, dnm 공정의 PCIe 4.0 PHY IP를 라이센싱하고 있으며, PCIe에 대한 종합적인 솔루션을 제공함으로써 더욱 큰 부가 가치를 창출해나갈 계획입니다.
	디스플레이 칩셋 인터페이스 IP	- 영상매체 시청의 중심이 Laptop, Tablet PC, Smartphone 등 Mobile 기기로 이동하면서, 디스플레이 패널 제품이 다변화됨에 따라 응용분야별, 고객사별 최적화의 요구가 높아지고 있어, 디스플레이 패널에 탑재되는 Display Chipset 또한 새로운 성장동력을 얻고 있습니다. - 퀄리타스반도체는 TCON(Timing Controller) 인터페이스 IP와 Intra-Panel 인터페이스 IP를 양산하고 있으며, 고화질 영상데이터 전송을 위한 초고속 인터페이스의 IP의 확보가 디스플레이 칩셋 개발에 중요한 과제로 부각됨에 따라 SoC 탑재 이력이 지속적으로 성장하고 있습니다.
	Multi-Level Signaling SERDES PHY IP	- 유선 인터커넥트 환경에서 일반적인 디지털 통신은 단위 시간에 0, 1 중 하나의 값을 전송하는 NRZ(Non-Return-to-Zero) 방식이었으나, 단위 시간에 0, 1, 2, 3 중 하나의 값을 전송하는 PAM4(Pulse Amplitude Modulation 4-level) 방식과 같은 Multi-Level Signaling을 통해 대역효율을 개선하는 기술이 초고속 인터페이스 규격에 채택되기 시작했습니다. - 퀄리타스반도체는 초고속 Multi-Level Signal SERDES IP로 100G SERDES PHY와 PCIe 6.0 PHY를 개발하고 있으며, 각각의 IP가 목표로 하는 응용분야에 따라 아날로그 회로 방식과 DSP 방식으로 개발을 진행하고 있습니다.
IP Design Service	IP 설계 (아날로그, 디지털), IP Test Chip 개발, IP Test Chip 검증 및 IP 기술지원 서비스	- (IP 설계) 퀄리타스반도체는 가장 핵심 경쟁력인 고경력 회로 설계 엔지니어의 기술력을 바탕으로 아날로그/디지털 회로 설계, Full-custom Layout 설계, Back-end 설계 및 신뢰성 시뮬레이션 검증 서비스를 제공하고 있습니다. - (IP Test Chip 개발) 퀄리타스반도체는 반도체 공정의 특성에 큰 영향을 받는 Hardmacro IP의 기능 및 신뢰성 개선을 목적으로 IP 검증을 위한 제한적 용도의 IC인 IP Test Chip을 개발하는 서비스를 제공하고 있습니다. - (IP Test Chip 검증) 퀄리타스반도체는 Hardmacro IP를 검증하기 위한 IP Test Chip을 제작한 후, 자사가 보유하고 있는 다양한 계측장비를 활용하여 표준기관에서 제공하는 호환성 검증 기준(CTS, Copliance Test Specification) 검증 등의 서비스를 제공하고 있습니다. - (IP 기술지원) 퀄리타스반도체는 초고속 인터페이스 규격과 공정에 대한 높은 전문성을 바탕으로 SoC 개발업체를 대상으로 수요처의 요구사항을 분석하고 상세한 IP 동작조건 및 SoC 개발일정을 협의하는 IP 기술지원 서비스를 제공하고 있습니다.

3) 주요 제품의 종류

IP 구분	IP명	공정	규격
MIPI	D-PHY PHY IP	anm	D-PHY v1.2
	D-PHY PHY IP	bnm	D-PHY v1.2
	D-PHY/C-PHY Combo PHY IP	bnm	D-PHY v2.1 / C-PHY v1.1
	D-PHY/C-PHY Combo PHY IP	cnm	D-PHY v2.1 / C-PHY v1.1
	D-PHY/C-PHY Combo PHY IP	dnm	D-PHY v2.1 / C-PHY v1.2
	D-PHY/C-PHY Combo PHY IP	enm	D-PHY v2.1 / C-PHY v1.2
	DSI Master Controller IP	-	DSI v1.2
	DSI Slave Controller IP	-	DSI v1.2
	CSI Slave Controller IP	-	CSI-2 v1.3
TCON Interface	eDP/V-by-one Combo PHY IP	bnm	eDP 1.4 / V-by-one HS
	eDP/V-by-one Combo PHY IP	bnm	eDP 1.5
Intra-Panel Interface	Intra-Panel Interface PHY IP	bnm	USI-GF 외
	Intra-Panel Interface PHY IP	anm	저전력 Intra-Panel Interface
	Intra-Panel Interface PHY IP	cnm	저전력 Intra-Panel Interface
	Intra-Panel Interface PHY IP	anm	다수의 Intra-Panel Interface 규격
PCIe	PCIe 4.0 PHY IP	cnm	PCIe 4.0
	PCIe 4.0 PHY IP	dnm	PCIe 4.0
	PCIe 6.0 PHY IP	dnm	PCIe 6.0
Multi-level Signaling SERDES	100G SERDES PHY IP	bnm	CEI-112G-VSR, XSR, MCM

 

7. 매출 및 수주상황

1) 매출실적

매출실적

2) 주요매출처

퀄리타스반도체는 파운드리를 이용하는 SoC 개발사 및 디자인하우스 등을 대상으로 다양한 인터페이스 IP 제품을 제공하고 있습니다.

퀄리타스반도체의 2021년, 2022년 및 2023년 반기까지의 퀄리타스반도체 매출 구성을 살펴보면 A사 L사업부에 대한 매출 비중이 각각 약 2.0%, 29.9%, 78.0%를 차지하고 있어 특정 회사에 대한 매출집중도가 매우 높은 편입니다. 이렇듯 퀄리타스반도체의 사업은 주요 고객사의 사업환경으로부터 높은 영향을 받게 되는 특성을 가지고 있습니다.다만, 퀄리타스반도체는 국내외 기존 고객사들에 대해서 지속적으로 매출이 발생하고 있으며, 고객사를 지속적으로 확충하고 있어, 향후 A사 L사업부에 대한 매출 비중은 점진적으로 감소할 것으로 예상됩니다.

주요매출처

3) 수주 상황

수주잔고에 대한 내용은 거래 상대방(팹리스 업체, 디자인하우스 업체 등)과의 영업과 관련된 기밀 또는 고객사의 신규 프로젝트 등 비공개 사항 사유로 기재를 생략합니다.

 

8. 연구개발

1) 연구개발 비용

퀄리타스반도체는 고부가가치 IP 개발을 위한 경쟁 우위 확보를 위해  매년 매출액의 상당 부분을 연구개발비로 지출하고 있습니다. 퀄리타스반도체의 최근 3개년 연구개발비용 및 매출액 대비 비중은 아래와 같습니다.

경상연구개발비/매출액 비중(%)

2) 연구개발 실적 - 자체 개발 과제

연구개발 실적 - 자체 개발 과제

3) 연구개발 실적 - 정부과제

연구개발 실적 - 정부과제

4) 연구개발 계획

퀄리타스반도체의 초고속 인터커넥트를 위한 반도체 IP 제품은 모바일 기기용 MIPI 계열, 인공지능 및 데이터 센터를 위한 PCIe/SERDES 계열, 디스플레이 칩셋 계열로 구분할 수있으며, 새로운 규격 IP 제품의 개발과 동시에 기존 제품의 공정 다변화도 함께 이루어지고 있습니다.

연구개발 계획

(가) MIPI
D-PHY IP와 D/C-PHY Combo IP가 현재 양산 중에 있으며, 컨트롤러인 DSI 및 CSI의 개발도 진행되고 있습니다.

(나) PCIe/SERDES
PCIe 4.0 IP가 현재 양산 중에 있으며, Multi-level Signaling SERDES 기술을 적용한 PCIe 6.0 IP와 100G SERDES PHY 제품의 개발이 진행되고 있습니다.

(다) 디스플레이 칩셋
eDP RX PHY와 Intra-Panel Interface TX PHY가 양산 중에 있으며, eDP TX PHY의 개발이 진행되고 있습니다. 이미 양산 단계에 들어선 반도체 IP 제품들도 다양한 공정으로 다변화함으로써 더욱 완성적인 IP 포트폴리오를 확보할 계획입니다.

(라) 모듈/IC
데이터 센터 내부 인터커넥트를 위해 퀄리타스반도체는 Ethernet용 트랜시버와 AOC 모듈의 핵심이 되는 Optical Front-end 및 Retimer IC를 제품화하고 있으며, 이러한 IC를 적용한 400G Ethernet용 트랜시버와 AOC 모듈 제품 개발을 진행하고 있습니다. 또한 퀄리타스반도체의 Optical Front-end IC와 Sideband ASIC을 탑재한 DisplayPort 2.0 All-optic AOC를 개발하여 국내외 전시회 출품 및 고객사 호환성 양산검증을 진행하였으며, 다른 인터페이스 표준에도 대응할 수 있도록 기술을 확장할 계획입니다.

 

9. 최신 기업 뉴스

김두호 퀄리타스반도체 대표 "美 시높시스 같은 IP기업 성장 목표"

 

퀄리타스반도체, 삼성 SAFE 포럼서 'GAA 공정 IP 개발 협력방안' 발표 - 전자부품 전문 미디어 디일

 

IPO 앞둔 퀄리타스반도체, "올해도 두 자릿수 매출 성장한다" - 전자부품 전문 미디어 디일렉

 

퀄리타스반도체, 칩렛 인터페이스 IP 국책과제 주관기업 선정

 

IPO준비를 진행 중이거나 신규 상장한 기업을 이해하기 위한 목적이며, 투자 권유를 목적으로 하지 않습니다.
투자에 관한 결정은 투자자 본인에게 있으며 그 책임 또한 본인에게 있습니다.